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下图所示电路能够实现( )计数。 图4-4 题4-4-5图
设计时序逻辑电路时,首先应由给定的逻辑功能要求( )。
分析同步时序电路时,首先应该( )
二进制异步计数器可以作为分频器使用。( )
二进制异步计数器相对同步计算机电路,电路结构复杂简单但工作速度较快。( )
移位寄存器可以串联输入、串行输出,也可以串行输入、并联输出。( )
锁存器的使能控制LE为低电平时,输出状态为高组态。( )
从下图所示计数器的状态转换图看,该计数器 图4-3 题4-2-8图
下图所示计数器是( ) 图4-2 题4-1-8图
维持阻塞型D触发器属于主从型触发器。( )
数字系统若因主从型触发器的抗干扰能力达不到工作要求,可改用边沿型触发器。( )
JK触发器的两个输出端为互补关系,所以没有约束条件。( )
钟控RS触发器增加同步时钟脉冲,能够有效避免一个时钟周期输入变化多次造成的系统逻辑错误。( )
在CP信号作用下,触发器将从一种状态翻转到另一种状态,并保持状态不变。( )
时序逻辑电路当前的输出状态不仅取决于即时的输入信号,还与电路原来的状态有关。( )
下图所示触发器是( )。 图4-1 题4-1-8图
约束条件RS=0的含义是( )
数字集成电路应避免使用锰锌电池供电,其原因是( )
下列选项( ),不是组合逻辑电路消除竞争与冒险的方法。
若系统中既有数字电路也有模拟电路,印刷电路板应分别设置接地线再合并接地。
用输出端接电容的方法消除冒险,仅适合对信号波形要求不高或工作频率较低的场合。
在组合电路中,信号经因传输途径不同造成的竞争,电路输出一定会发生瞬间错误现象。
CMOS结构的组合逻辑越来越多被采用,是因为CMOS电路耗电量低。
下列三个逻辑电路框图中,( )是译码器。 图a 图b 图c 图3-2 题3-2-7图
编码器输入使能端S:的含义是(  )。
多位数值比较器在比较两个多位数的大小时,遵循先低位比较后高位的比较原则,只有在低位相等时,才需要比较高位。
数据选择器的电路特点是一路输入、多路输出,数据分配器则是多路输入、一路输出。
在优先编码器功能表这,输入值为“×”表示该输入端无论何值对编码结果均无影响。
编码器只有一路输入信号有效,输出信号为代表该路信号的编码,译码器的输出代表了输入端的编码信息。
图3-2-14 多位数值比较器( ) 图3-2-14 多位数值比较器

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